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50 AREA STACK, NOINIT, READWRITE, ALIGN=3
63 AREA HEAP, NOINIT, READWRITE, ALIGN=3
84 ;// <3=> Full Cache Enable (8kB Cache)
85 ;// <o1.3> WE: Write Buffer Enable
103 ;// <o4.6..7> LCD_DMA <0=> 1st <1=> 2nd <2=> 3rd <3=> 4th
104 ;// <o4.4..5> ZDMA <0=> 1st <1=> 2nd <2=> 3rd <3=> 4th
105 ;// <o4.2..3> BDMA <0=> 1st <1=> 2nd <2=> 3rd <3=> 4th
106 ;// <o4.0..1> nBREQ <0=> 1st <1=> 2nd <2=> 3rd <3=> 4th
120 ;// <o1.22> EINT3 <i> External Interrupt 3
139 ;// <o1.3> UTXD0 <i> UART0 Tx Interrupt
173 ;// <o3.0..3> SLOW_VAL: Slow Clock divider <0x0-0x0F>
187 ;// <o2.3> PWMTIMER <0=> Disable <1=> Enable
207 ;// <o1.3..4> Clock Select
208 ;// <0=> 1/16 <1=> 1/32 <2=> 1/64 <3=> 1/128
226 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
227 ;// <o0.2..3> Tpac: Page Mode Access Cycle
228 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
230 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
232 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
234 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
237 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
239 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
244 ;// <0=> 8-bit <1=> 16-bit <2=> 32-bit <3=> Rsrvd
252 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
253 ;// <o1.2..3> Tpac: Page Mode Access Cycle
254 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
256 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
258 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
260 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
263 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
265 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
270 ;// <0=> 8-bit <1=> 16-bit <2=> 32-bit <3=> Rsrvd
278 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
279 ;// <o2.2..3> Tpac: Page Mode Access Cycle
280 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
282 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
284 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
286 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
289 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
291 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
294 ;// <h> Bank 3
296 ;// <0=> 8-bit <1=> 16-bit <2=> 32-bit <3=> Rsrvd
304 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
305 ;// <o3.2..3> Tpac: Page Mode Access Cycle
306 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
308 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
310 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
312 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
315 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
317 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
322 ;// <0=> 8-bit <1=> 16-bit <2=> 32-bit <3=> Rsrvd
330 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
331 ;// <o4.2..3> Tpac: Page Mode Access Cycle
332 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
334 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
336 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
338 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
341 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
343 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
348 ;// <0=> 8-bit <1=> 16-bit <2=> 32-bit <3=> Rsrvd
356 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
357 ;// <o5.2..3> Tpac: Page Mode Access Cycle
358 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
360 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
362 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
364 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
367 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
369 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
376 ;// <0=> 8-bit <1=> 16-bit <2=> 32-bit <3=> Rsrvd
387 ;// <3=> SDRAM
390 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
391 ;// <o6.2..3> Tpac: Page Mode Access Cycle
392 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
394 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
396 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
398 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
401 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
403 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
407 ;// <0=> 8-bit <1=> 9-bit <2=> 10-bit <3=> 11-bit
410 ;// <o6.3> Tcas: CAS Pulse Width
413 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
417 ;// <0=> 8-bit <1=> 9-bit <2=> 10-bit <3=> Rsrvd
418 ;// <o6.2..3> Trcd: RAS to CAS Delay
419 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> Rsrvd
425 ;// <o11.3> BT: Burst Type
428 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks
440 ;// <0=> 8-bit <1=> 16-bit <2=> 32-bit <3=> Rsrvd
451 ;// <3=> SDRAM
454 ;// <0=> 1 Data <1=> 4 Data <2=> 8 Data <3=> 16 Data
455 ;// <o7.2..3> Tpac: Page Mode Access Cycle
456 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> 6 clks
458 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
460 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
462 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
465 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
467 ;// <0=> 0 clk <1=> 1 clk <2=> 2 clks <3=> 4 clks
471 ;// <0=> 8-bit <1=> 9-bit <2=> 10-bit <3=> 11-bit
474 ;// <o7.3> Tcas: CAS Pulse Width
477 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks <3=> 4 clks
481 ;// <0=> 8-bit <1=> 9-bit <2=> 10-bit <3=> Rsrvd
482 ;// <o7.2..3> Trcd: RAS to CAS Delay
483 ;// <0=> 2 clks <1=> 3 clks <2=> 4 clks <3=> Rsrvd
489 ;// <o12.3> BT: Burst Type
492 ;// <0=> 1 clk <1=> 2 clks <2=> 3 clks
508 ;// <1=> 2.5 clks (DRAM) / 3 clks (SDRAM)
510 ;// <3=> 4.5 clks (DRAM) / Rsrvd (SDRAM)
512 ;// <0=> 4 clks <1=> 5 clks <2=> 6 clks <3=> 7 clks
514 ;// <0=> 1 clks <1=> 2 clks <2=> 3 clks <3=> 4 clks
558 ;// <o1.3> PA3 <0=> Output <1=> ADDR18
573 ;// <o1.3> PB3 <0=> Output <1=> nSRAS/nCAS3
586 ;// <o1.0..1> PC0 <0=> Input <1=> Output <2=> DATA16 <3=> IISLRCK
587 ;// <o1.2..3> PC1 <0=> Input <1=> Output <2=> DATA17 <3=> IISDO
588 ;// <o1.4..5> PC2 <0=> Input <1=> Output <2=> DATA18 <3=> IISDI
589 ;// <o1.6..7> PC3 <0=> Input <1=> Output <2=> DATA19 <3=> IISCLK
590 ;// <o1.8..9> PC4 <0=> Input <1=> Output <2=> DATA20 <3=> VD7
591 ;// <o1.10..11> PC5 <0=> Input <1=> Output <2=> DATA21 <3=> VD6
592 ;// <o1.12..13> PC6 <0=> Input <1=> Output <2=> DATA22 <3=> VD5
593 ;// <o1.14..15> PC7 <0=> Input <1=> Output <2=> DATA23 <3=> VD4
594 ;// <o1.16..17> PC8 <0=> Input <1=> Output <2=> DATA24 <3=> nXDACK1
595 ;// <o1.18..19> PC9 <0=> Input <1=> Output <2=> DATA25 <3=> nXDREQ1
596 ;// <o1.20..21> PC10 <0=> Input <1=> Output <2=> DATA26 <3=> nRTS1
597 ;// <o1.22..23> PC11 <0=> Input <1=> Output <2=> DATA27 <3=> nCTS1
598 ;// <o1.24..25> PC12 <0=> Input <1=> Output <2=> DATA28 <3=> TxD1
599 ;// <o1.26..27> PC13 <0=> Input <1=> Output <2=> DATA29 <3=> RxD1
600 ;// <o1.28..29> PC14 <0=> Input <1=> Output <2=> DATA30 <3=> nRTS0
601 ;// <o1.30..31> PC15 <0=> Input <1=> Output <2=> DATA31 <3=> nCTS0
606 ;// <o2.3> PC3 Pull-up <0=> Enabled <1=> Disabled
626 ;// <o1.0..1> PD0 <0=> Input <1=> Output <2=> VD0 <3=> Reserved
627 ;// <o1.2..3> PD1 <0=> Input <1=> Output <2=> VD1 <3=> Reserved
628 ;// <o1.4..5> PD2 <0=> Input <1=> Output <2=> VD2 <3=> Reserved
629 ;// <o1.6..7> PD3 <0=> Input <1=> Output <2=> VD3 <3=> Reserved
630 ;// <o1.8..9> PD4 <0=> Input <1=> Output <2=> VCLK <3=> Reserved
631 ;// <o1.10..11> PD5 <0=> Input <1=> Output <2=> VLINE <3=> Reserved
632 ;// <o1.12..13> PD6 <0=> Input <1=> Output <2=> VM <3=> Reserved
633 ;// <o1.14..15> PD7 <0=> Input <1=> Output <2=> VFRAME <3=> Reserved
638 ;// <o2.3> PD3 Pull-up <0=> Enabled <1=> Disabled
650 ;// <o1.0..1> PE0 <0=> Input <1=> Output <2=> Fpllo <3=> Fout
651 ;// <o1.2..3> PE1 <0=> Input <1=> Output <2=> TxD0 <3=> Reserved
652 ;// <o1.4..5> PE2 <0=> Input <1=> Output <2=> RxD0 <3=> Reserved
653 ;// <o1.6..7> PE3 <0=> Input <1=> Output <2=> TOUT0 <3=> Reserved
654 ;// <o1.8..9> PE4 <0=> Input <1=> Output <2=> TOUT1 <3=> TCLK
655 ;// <o1.10..11> PE5 <0=> Input <1=> Output <2=> TOUT2 <3=> TCLK
656 ;// <o1.12..13> PE6 <0=> Input <1=> Output <2=> TOUT3 <3=> VD6
657 ;// <o1.14..15> PE7 <0=> Input <1=> Output <2=> TOUT4 <3=> VD7
658 ;// <o1.16..17> PE8 <0=> Input <1=> Output <2=> CODECLK <3=> Reserved
663 ;// <o2.3> PE3 Pull-up <0=> Enabled <1=> Disabled
676 ;// <o1.0..1> PF0 <0=> Input <1=> Output <2=> IICSCL <3=> Reserved
677 ;// <o1.2..3> PF1 <0=> Input <1=> Output <2=> IICSDA <3=> Reserved
678 ;// <o1.4..5> PF2 <0=> Input <1=> Output <2=> nWAIT <3=> Reserved
679 ;// <o1.6..7> PF3 <0=> Input <1=> Output <2=> nXBACK <3=> nXDACK0
680 ;// <o1.8..9> PF4 <0=> Input <1=> Output <2=> nXBREQ <3=> nXDREQ0
681 ;// <o1.10..12> PF5 <0=> Input <1=> Output <2=> nRTS1 <3=> SIOTxD
683 ;// <o1.13..15> PF6 <0=> Input <1=> Output <2=> TxD1 <3=> SIORDY
685 ;// <o1.16..18> PF7 <0=> Input <1=> Output <2=> RxD1 <3=> SIORxD
687 ;// <o1.19..21> PF8 <0=> Input <1=> Output <2=> nCTS1 <3=> SIOCLK
693 ;// <o2.3> PF3 Pull-up <0=> Enabled <1=> Disabled
706 ;// <o1.0..1> PG0 <0=> Input <1=> Output <2=> VD4 <3=> EINT0
707 ;// <o1.2..3> PG1 <0=> Input <1=> Output <2=> VD5 <3=> EINT1
708 ;// <o1.4..5> PG2 <0=> Input <1=> Output <2=> nCTS0 <3=> EINT2
709 ;// <o1.6..7> PG3 <0=> Input <1=> Output <2=> nRTS0 <3=> EINT3
710 ;// <o1.8..9> PG4 <0=> Input <1=> Output <2=> IISCLK <3=> EINT4
711 ;// <o1.10..11> PG5 <0=> Input <1=> Output <2=> IISDI <3=> EINT5
712 ;// <o1.12..13> PG6 <0=> Input <1=> Output <2=> IISDO <3=> EINT6
713 ;// <o1.14..15> PG7 <0=> Input <1=> Output <2=> IISLRCK <3=> EINT7
718 ;// <o2.3> PG3 Pull-up <0=> Enabled <1=> Disabled