299 static inline u32 appl_readl(struct tegra_pcie_dw *pcie, const u32 reg)  in appl_readl()  function
366 	status_l0 = appl_readl(pcie, APPL_INTR_STATUS_L0);  in tegra_pcie_rp_irq_handler()
368 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_0_0);  in tegra_pcie_rp_irq_handler()
373 			val = appl_readl(pcie, APPL_CAR_RESET_OVRD);  in tegra_pcie_rp_irq_handler()
377 			val = appl_readl(pcie, APPL_CAR_RESET_OVRD);  in tegra_pcie_rp_irq_handler()
388 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_8_0);  in tegra_pcie_rp_irq_handler()
414 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_18);  in tegra_pcie_rp_irq_handler()
457 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_hot_rst_done()
497 		val = appl_readl(pcie, APPL_LTR_MSG_2);  in tegra_pcie_ep_irq_thread()
503 			val = appl_readl(pcie, APPL_LTR_MSG_2);  in tegra_pcie_ep_irq_thread()
523 	status_l0 = appl_readl(pcie, APPL_INTR_STATUS_L0);  in tegra_pcie_ep_hard_irq()
525 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_0_0);  in tegra_pcie_ep_hard_irq()
532 			link_status = appl_readl(pcie, APPL_LINK_STATUS);  in tegra_pcie_ep_hard_irq()
544 		status_l1 = appl_readl(pcie, APPL_INTR_STATUS_L1_15);  in tegra_pcie_ep_hard_irq()
733 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_system_interrupts()
738 		val = appl_readl(pcie, APPL_INTR_EN_L1_0_0);  in tegra_pcie_enable_system_interrupts()
744 		val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_system_interrupts()
748 		val = appl_readl(pcie, APPL_INTR_EN_L1_18);  in tegra_pcie_enable_system_interrupts()
772 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_intx_interrupts()
777 	val = appl_readl(pcie, APPL_INTR_EN_L1_8_0);  in tegra_pcie_enable_intx_interrupts()
793 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in tegra_pcie_enable_msi_interrupts()
962 	val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_start_link()
969 	val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_start_link()
974 	val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_start_link()
991 		val = appl_readl(pcie, APPL_DEBUG);  in tegra_pcie_dw_start_link()
994 		tmp = appl_readl(pcie, APPL_LINK_STATUS);  in tegra_pcie_dw_start_link()
1004 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_start_link()
1412 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_config_controller()
1436 	val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_config_controller()
1439 	val = appl_readl(pcie, APPL_CFG_MISC);  in tegra_pcie_config_controller()
1450 		val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_config_controller()
1457 		val = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_config_controller()
1555 	val = appl_readl(pcie, APPL_RADM_STATUS);  in tegra_pcie_try_link_l2()
1592 		data = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_pme_turnoff()
1618 	data = appl_readl(pcie, APPL_PINMUX);  in tegra_pcie_dw_pme_turnoff()
1695 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_pex_rst_assert()
1807 	val = appl_readl(pcie, APPL_DM_TYPE);  in pex_ep_event_pex_rst_deassert()
1814 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_pex_rst_deassert()
1819 	val = appl_readl(pcie, APPL_CFG_MISC);  in pex_ep_event_pex_rst_deassert()
1824 	val = appl_readl(pcie, APPL_PINMUX);  in pex_ep_event_pex_rst_deassert()
1836 	val = appl_readl(pcie, APPL_INTR_EN_L0_0);  in pex_ep_event_pex_rst_deassert()
1842 	val = appl_readl(pcie, APPL_INTR_EN_L1_0_0);  in pex_ep_event_pex_rst_deassert()
1901 		val = appl_readl(pcie, APPL_LTR_MSG_2);  in pex_ep_event_pex_rst_deassert()
1907 	val = appl_readl(pcie, APPL_CTRL);  in pex_ep_event_pex_rst_deassert()
2321 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_suspend_late()
2391 		val = appl_readl(pcie, APPL_CTRL);  in tegra_pcie_dw_resume_early()