Lines Matching full:tegra_car
49 clocks = <&tegra_car TEGRA30_CLK_PCIE>,
50 <&tegra_car TEGRA30_CLK_AFI>,
51 <&tegra_car TEGRA30_CLK_PLL_E>,
52 <&tegra_car TEGRA30_CLK_CML0>;
54 resets = <&tegra_car 70>,
55 <&tegra_car 72>,
56 <&tegra_car 74>;
124 clocks = <&tegra_car TEGRA30_CLK_HOST1X>;
126 resets = <&tegra_car 28>, <&mc TEGRA30_MC_RESET_HC>;
141 clocks = <&tegra_car TEGRA30_CLK_MPE>;
142 resets = <&tegra_car 60>;
156 clocks = <&tegra_car TEGRA30_CLK_VI>;
157 resets = <&tegra_car 20>;
171 clocks = <&tegra_car TEGRA30_CLK_EPP>;
172 resets = <&tegra_car 19>;
186 clocks = <&tegra_car TEGRA30_CLK_ISP>;
187 resets = <&tegra_car 23>;
200 clocks = <&tegra_car TEGRA30_CLK_GR2D>;
201 resets = <&tegra_car 21>, <&mc TEGRA30_MC_RESET_2D>;
212 clocks = <&tegra_car TEGRA30_CLK_GR3D>,
213 <&tegra_car TEGRA30_CLK_GR3D2>;
215 resets = <&tegra_car 24>,
216 <&tegra_car 98>,
232 clocks = <&tegra_car TEGRA30_CLK_DISP1>,
233 <&tegra_car TEGRA30_CLK_PLL_P>;
235 resets = <&tegra_car 27>;
264 clocks = <&tegra_car TEGRA30_CLK_DISP2>,
265 <&tegra_car TEGRA30_CLK_PLL_P>;
267 resets = <&tegra_car 26>;
296 clocks = <&tegra_car TEGRA30_CLK_HDMI>,
297 <&tegra_car TEGRA30_CLK_PLL_D2_OUT0>;
299 resets = <&tegra_car 51>;
310 clocks = <&tegra_car TEGRA30_CLK_TVO>;
319 clocks = <&tegra_car TEGRA30_CLK_DSIA>,
320 <&tegra_car TEGRA30_CLK_PLL_D_OUT0>;
322 resets = <&tegra_car 48>;
332 clocks = <&tegra_car TEGRA30_CLK_DSIB>,
333 <&tegra_car TEGRA30_CLK_PLL_D_OUT0>;
335 resets = <&tegra_car 84>;
349 clocks = <&tegra_car TEGRA30_CLK_TWD>;
391 clocks = <&tegra_car TEGRA30_CLK_TIMER>;
394 tegra_car: clock@60006000 { label
402 clocks = <&tegra_car TEGRA30_CLK_PLL_C>;
409 clocks = <&tegra_car TEGRA30_CLK_PLL_E>;
416 clocks = <&tegra_car TEGRA30_CLK_PLL_M>;
423 clocks = <&tegra_car TEGRA30_CLK_SCLK>;
469 clocks = <&tegra_car TEGRA30_CLK_APBDMA>;
470 resets = <&tegra_car 34>;
484 clocks = <&tegra_car TEGRA30_CLK_ACTMON>,
485 <&tegra_car TEGRA30_CLK_EMC>;
487 resets = <&tegra_car TEGRA30_CLK_ACTMON>;
531 clocks = <&tegra_car TEGRA30_CLK_VDE>;
533 resets = <&tegra_car 61>, <&mc TEGRA30_MC_RESET_VDE>;
564 clocks = <&tegra_car TEGRA30_CLK_UARTA>;
565 resets = <&tegra_car 6>;
576 clocks = <&tegra_car TEGRA30_CLK_UARTB>;
577 resets = <&tegra_car 7>;
588 clocks = <&tegra_car TEGRA30_CLK_UARTC>;
589 resets = <&tegra_car 55>;
600 clocks = <&tegra_car TEGRA30_CLK_UARTD>;
601 resets = <&tegra_car 65>;
612 clocks = <&tegra_car TEGRA30_CLK_UARTE>;
613 resets = <&tegra_car 66>;
625 clocks = <&tegra_car TEGRA30_CLK_NOR>;
627 resets = <&tegra_car 42>;
638 clocks = <&tegra_car TEGRA30_CLK_PWM>;
639 resets = <&tegra_car 17>;
652 clocks = <&tegra_car TEGRA30_CLK_I2C1>,
653 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
655 resets = <&tegra_car 12>;
668 clocks = <&tegra_car TEGRA30_CLK_I2C2>,
669 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
671 resets = <&tegra_car 54>;
684 clocks = <&tegra_car TEGRA30_CLK_I2C3>,
685 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
687 resets = <&tegra_car 67>;
700 clocks = <&tegra_car TEGRA30_CLK_I2C4>,
701 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
702 resets = <&tegra_car 103>;
716 clocks = <&tegra_car TEGRA30_CLK_I2C5>,
717 <&tegra_car TEGRA30_CLK_PLL_P_OUT3>;
719 resets = <&tegra_car 47>;
732 clocks = <&tegra_car TEGRA30_CLK_SBC1>;
733 resets = <&tegra_car 41>;
748 clocks = <&tegra_car TEGRA30_CLK_SBC2>;
749 resets = <&tegra_car 44>;
764 clocks = <&tegra_car TEGRA30_CLK_SBC3>;
765 resets = <&tegra_car 46>;
780 clocks = <&tegra_car TEGRA30_CLK_SBC4>;
781 resets = <&tegra_car 68>;
796 clocks = <&tegra_car TEGRA30_CLK_SBC5>;
797 resets = <&tegra_car 104>;
812 clocks = <&tegra_car TEGRA30_CLK_SBC6>;
813 resets = <&tegra_car 106>;
826 clocks = <&tegra_car TEGRA30_CLK_RTC>;
833 clocks = <&tegra_car TEGRA30_CLK_KBC>;
834 resets = <&tegra_car 36>;
842 clocks = <&tegra_car TEGRA30_CLK_PCLK>, <&clk32k_in>;
853 clocks = <&tegra_car TEGRA30_CLK_GR2D>,
854 <&tegra_car TEGRA30_CLK_EPP>,
855 <&tegra_car TEGRA30_CLK_HOST1X>;
859 <&tegra_car TEGRA30_CLK_GR2D>,
860 <&tegra_car TEGRA30_CLK_EPP>,
861 <&tegra_car TEGRA30_CLK_HOST1X>;
867 clocks = <&tegra_car TEGRA30_CLK_MPE>;
869 <&tegra_car TEGRA30_CLK_MPE>;
875 clocks = <&tegra_car TEGRA30_CLK_GR3D>;
877 <&tegra_car TEGRA30_CLK_GR3D>;
883 clocks = <&tegra_car TEGRA30_CLK_GR3D2>;
885 <&tegra_car TEGRA30_CLK_GR3D2>;
891 clocks = <&tegra_car TEGRA30_CLK_VDE>;
893 <&tegra_car TEGRA30_CLK_VDE>;
899 clocks = <&tegra_car TEGRA30_CLK_ISP>,
900 <&tegra_car TEGRA30_CLK_VI>,
901 <&tegra_car TEGRA30_CLK_CSI>;
904 <&tegra_car TEGRA30_CLK_ISP>,
905 <&tegra_car 20 /* VI */>,
906 <&tegra_car TEGRA30_CLK_CSI>;
916 clocks = <&tegra_car TEGRA30_CLK_MC>;
930 clocks = <&tegra_car TEGRA30_CLK_EMC>;
942 clocks = <&tegra_car TEGRA30_CLK_FUSE>;
944 resets = <&tegra_car 39>;
954 clocks = <&tegra_car TEGRA30_CLK_TSENSOR>;
955 resets = <&tegra_car TEGRA30_CLK_TSENSOR>;
957 assigned-clocks = <&tegra_car TEGRA30_CLK_TSENSOR>;
958 assigned-clock-parents = <&tegra_car TEGRA30_CLK_CLK_M>;
968 clocks = <&tegra_car TEGRA30_CLK_HDA>,
969 <&tegra_car TEGRA30_CLK_HDA2HDMI>,
970 <&tegra_car TEGRA30_CLK_HDA2CODEC_2X>;
972 resets = <&tegra_car 125>, /* hda */
973 <&tegra_car 128>, /* hda2hdmi */
974 <&tegra_car 111>; /* hda2codec_2x */
984 clocks = <&tegra_car TEGRA30_CLK_D_AUDIO>,
985 <&tegra_car TEGRA30_CLK_APBIF>;
987 resets = <&tegra_car 106>, /* d_audio */
988 <&tegra_car 107>, /* apbif */
989 <&tegra_car 30>, /* i2s0 */
990 <&tegra_car 11>, /* i2s1 */
991 <&tegra_car 18>, /* i2s2 */
992 <&tegra_car 101>, /* i2s3 */
993 <&tegra_car 102>, /* i2s4 */
994 <&tegra_car 108>, /* dam0 */
995 <&tegra_car 109>, /* dam1 */
996 <&tegra_car 110>, /* dam2 */
997 <&tegra_car 10>; /* spdif */
1015 clocks = <&tegra_car TEGRA30_CLK_I2S0>;
1016 resets = <&tegra_car 30>;
1025 clocks = <&tegra_car TEGRA30_CLK_I2S1>;
1026 resets = <&tegra_car 11>;
1035 clocks = <&tegra_car TEGRA30_CLK_I2S2>;
1036 resets = <&tegra_car 18>;
1045 clocks = <&tegra_car TEGRA30_CLK_I2S3>;
1046 resets = <&tegra_car 101>;
1055 clocks = <&tegra_car TEGRA30_CLK_I2S4>;
1056 resets = <&tegra_car 102>;
1066 clocks = <&tegra_car TEGRA30_CLK_SDMMC1>;
1068 resets = <&tegra_car 14>;
1079 clocks = <&tegra_car TEGRA30_CLK_SDMMC2>;
1081 resets = <&tegra_car 9>;
1090 clocks = <&tegra_car TEGRA30_CLK_SDMMC3>;
1092 resets = <&tegra_car 69>;
1103 clocks = <&tegra_car TEGRA30_CLK_SDMMC4>;
1105 resets = <&tegra_car 15>;
1115 clocks = <&tegra_car TEGRA30_CLK_USBD>;
1116 resets = <&tegra_car 22>;
1131 clocks = <&tegra_car TEGRA30_CLK_USBD>,
1132 <&tegra_car TEGRA30_CLK_PLL_U>,
1133 <&tegra_car TEGRA30_CLK_USBD>;
1135 resets = <&tegra_car 22>, <&tegra_car 22>;
1159 clocks = <&tegra_car TEGRA30_CLK_USB2>;
1160 resets = <&tegra_car 58>;
1174 clocks = <&tegra_car TEGRA30_CLK_USB2>,
1175 <&tegra_car TEGRA30_CLK_PLL_U>,
1176 <&tegra_car TEGRA30_CLK_USBD>;
1178 resets = <&tegra_car 58>, <&tegra_car 22>;
1201 clocks = <&tegra_car TEGRA30_CLK_USB3>;
1202 resets = <&tegra_car 59>;
1216 clocks = <&tegra_car TEGRA30_CLK_USB3>,
1217 <&tegra_car TEGRA30_CLK_PLL_U>,
1218 <&tegra_car TEGRA30_CLK_USBD>;
1220 resets = <&tegra_car 59>, <&tegra_car 22>;
1246 clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;
1254 clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;
1262 clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;
1270 clocks = <&tegra_car TEGRA30_CLK_CCLK_G>;