Lines Matching full:tegra_car
41 clocks = <&tegra_car TEGRA20_CLK_HOST1X>;
43 resets = <&tegra_car 28>, <&mc TEGRA20_MC_RESET_HC>;
57 clocks = <&tegra_car TEGRA20_CLK_MPE>;
58 resets = <&tegra_car 60>;
69 clocks = <&tegra_car TEGRA20_CLK_VI>;
70 resets = <&tegra_car 20>;
81 clocks = <&tegra_car TEGRA20_CLK_EPP>;
82 resets = <&tegra_car 19>;
93 clocks = <&tegra_car TEGRA20_CLK_ISP>;
94 resets = <&tegra_car 23>;
104 clocks = <&tegra_car TEGRA20_CLK_GR2D>;
105 resets = <&tegra_car 21>, <&mc TEGRA20_MC_RESET_2D>;
114 clocks = <&tegra_car TEGRA20_CLK_GR3D>;
115 resets = <&tegra_car 24>, <&mc TEGRA20_MC_RESET_3D>;
125 clocks = <&tegra_car TEGRA20_CLK_DISP1>,
126 <&tegra_car TEGRA20_CLK_PLL_P>;
128 resets = <&tegra_car 27>;
155 clocks = <&tegra_car TEGRA20_CLK_DISP2>,
156 <&tegra_car TEGRA20_CLK_PLL_P>;
158 resets = <&tegra_car 26>;
185 clocks = <&tegra_car TEGRA20_CLK_HDMI>,
186 <&tegra_car TEGRA20_CLK_PLL_D_OUT0>;
188 resets = <&tegra_car 51>;
200 clocks = <&tegra_car TEGRA20_CLK_TVO>;
209 clocks = <&tegra_car TEGRA20_CLK_DSI>,
210 <&tegra_car TEGRA20_CLK_PLL_D_OUT0>;
212 resets = <&tegra_car 48>;
226 clocks = <&tegra_car TEGRA20_CLK_TWD>;
265 clocks = <&tegra_car TEGRA20_CLK_TIMER>;
268 tegra_car: clock@60006000 { label
276 clocks = <&tegra_car TEGRA20_CLK_SCLK>;
306 clocks = <&tegra_car TEGRA20_CLK_APBDMA>;
307 resets = <&tegra_car 34>;
352 clocks = <&tegra_car TEGRA20_CLK_VDE>;
354 resets = <&tegra_car 61>, <&mc TEGRA20_MC_RESET_VDE>;
382 clocks = <&tegra_car TEGRA20_CLK_AC97>;
383 resets = <&tegra_car 3>;
394 clocks = <&tegra_car TEGRA20_CLK_SPDIF_OUT>,
395 <&tegra_car TEGRA20_CLK_SPDIF_IN>;
397 resets = <&tegra_car 10>;
403 assigned-clocks = <&tegra_car TEGRA20_CLK_SPDIF_OUT>;
404 assigned-clock-parents = <&tegra_car TEGRA20_CLK_PLL_A_OUT0>;
411 clocks = <&tegra_car TEGRA20_CLK_I2S1>;
412 resets = <&tegra_car 11>;
423 clocks = <&tegra_car TEGRA20_CLK_I2S2>;
424 resets = <&tegra_car 18>;
443 clocks = <&tegra_car TEGRA20_CLK_UARTA>;
444 resets = <&tegra_car 6>;
455 clocks = <&tegra_car TEGRA20_CLK_UARTB>;
456 resets = <&tegra_car 7>;
467 clocks = <&tegra_car TEGRA20_CLK_UARTC>;
468 resets = <&tegra_car 55>;
479 clocks = <&tegra_car TEGRA20_CLK_UARTD>;
480 resets = <&tegra_car 65>;
491 clocks = <&tegra_car TEGRA20_CLK_UARTE>;
492 resets = <&tegra_car 66>;
504 clocks = <&tegra_car TEGRA20_CLK_NDFLASH>;
506 resets = <&tegra_car 13>;
508 assigned-clocks = <&tegra_car TEGRA20_CLK_NDFLASH>;
521 clocks = <&tegra_car TEGRA20_CLK_NOR>;
523 resets = <&tegra_car 42>;
534 clocks = <&tegra_car TEGRA20_CLK_PWM>;
535 resets = <&tegra_car 17>;
546 clocks = <&tegra_car TEGRA20_CLK_I2C1>,
547 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
549 resets = <&tegra_car 12>;
562 clocks = <&tegra_car TEGRA20_CLK_SPI>;
563 resets = <&tegra_car 43>;
576 clocks = <&tegra_car TEGRA20_CLK_I2C2>,
577 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
579 resets = <&tegra_car 54>;
592 clocks = <&tegra_car TEGRA20_CLK_I2C3>,
593 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
595 resets = <&tegra_car 67>;
608 clocks = <&tegra_car TEGRA20_CLK_DVC>,
609 <&tegra_car TEGRA20_CLK_PLL_P_OUT3>;
611 resets = <&tegra_car 47>;
624 clocks = <&tegra_car TEGRA20_CLK_SBC1>;
625 resets = <&tegra_car 41>;
638 clocks = <&tegra_car TEGRA20_CLK_SBC2>;
639 resets = <&tegra_car 44>;
652 clocks = <&tegra_car TEGRA20_CLK_SBC3>;
653 resets = <&tegra_car 46>;
666 clocks = <&tegra_car TEGRA20_CLK_SBC4>;
667 resets = <&tegra_car 68>;
678 clocks = <&tegra_car TEGRA20_CLK_RTC>;
685 clocks = <&tegra_car TEGRA20_CLK_KBC>;
686 resets = <&tegra_car 36>;
694 clocks = <&tegra_car TEGRA20_CLK_PCLK>, <&clk32k_in>;
705 clocks = <&tegra_car TEGRA20_CLK_MPE>;
709 <&tegra_car TEGRA20_CLK_MPE>;
715 clocks = <&tegra_car TEGRA20_CLK_GR3D>;
717 <&tegra_car TEGRA20_CLK_GR3D>;
723 clocks = <&tegra_car TEGRA20_CLK_VDE>;
725 <&tegra_car TEGRA20_CLK_VDE>;
731 clocks = <&tegra_car TEGRA20_CLK_ISP>,
732 <&tegra_car TEGRA20_CLK_VI>,
733 <&tegra_car TEGRA20_CLK_CSI>;
736 <&tegra_car TEGRA20_CLK_ISP>,
737 <&tegra_car 20 /* VI */>,
738 <&tegra_car TEGRA20_CLK_CSI>;
749 clocks = <&tegra_car TEGRA20_CLK_MC>;
761 clocks = <&tegra_car TEGRA20_CLK_EMC>;
774 clocks = <&tegra_car TEGRA20_CLK_FUSE>;
776 resets = <&tegra_car 39>;
805 clocks = <&tegra_car TEGRA20_CLK_PEX>,
806 <&tegra_car TEGRA20_CLK_AFI>,
807 <&tegra_car TEGRA20_CLK_PLL_E>;
809 resets = <&tegra_car 70>,
810 <&tegra_car 72>,
811 <&tegra_car 74>;
852 clocks = <&tegra_car TEGRA20_CLK_USBD>;
853 resets = <&tegra_car 22>;
868 clocks = <&tegra_car TEGRA20_CLK_USBD>,
869 <&tegra_car TEGRA20_CLK_PLL_U>,
870 <&tegra_car TEGRA20_CLK_CLK_M>,
871 <&tegra_car TEGRA20_CLK_USBD>;
873 resets = <&tegra_car 22>, <&tegra_car 22>;
894 clocks = <&tegra_car TEGRA20_CLK_USB2>;
895 resets = <&tegra_car 58>;
908 clocks = <&tegra_car TEGRA20_CLK_USB2>,
909 <&tegra_car TEGRA20_CLK_PLL_U>,
910 <&tegra_car TEGRA20_CLK_CDEV2>;
912 resets = <&tegra_car 58>, <&tegra_car 22>;
924 clocks = <&tegra_car TEGRA20_CLK_USB3>;
925 resets = <&tegra_car 59>;
939 clocks = <&tegra_car TEGRA20_CLK_USB3>,
940 <&tegra_car TEGRA20_CLK_PLL_U>,
941 <&tegra_car TEGRA20_CLK_CLK_M>,
942 <&tegra_car TEGRA20_CLK_USBD>;
944 resets = <&tegra_car 59>, <&tegra_car 22>;
962 clocks = <&tegra_car TEGRA20_CLK_SDMMC1>;
964 resets = <&tegra_car 14>;
975 clocks = <&tegra_car TEGRA20_CLK_SDMMC2>;
977 resets = <&tegra_car 9>;
988 clocks = <&tegra_car TEGRA20_CLK_SDMMC3>;
990 resets = <&tegra_car 69>;
1001 clocks = <&tegra_car TEGRA20_CLK_SDMMC4>;
1003 resets = <&tegra_car 15>;
1018 clocks = <&tegra_car TEGRA20_CLK_CCLK>;
1025 clocks = <&tegra_car TEGRA20_CLK_CCLK>;