Lines Matching full:tegra_car
49 clocks = <&tegra_car TEGRA124_CLK_PCIE>,
50 <&tegra_car TEGRA124_CLK_AFI>,
51 <&tegra_car TEGRA124_CLK_PLL_E>,
52 <&tegra_car TEGRA124_CLK_CML0>;
54 resets = <&tegra_car 70>,
55 <&tegra_car 72>,
56 <&tegra_car 74>;
95 clocks = <&tegra_car TEGRA124_CLK_HOST1X>;
97 resets = <&tegra_car 28>, <&mc TEGRA124_MC_RESET_HC>;
110 clocks = <&tegra_car TEGRA124_CLK_DISP1>;
112 resets = <&tegra_car 27>;
137 clocks = <&tegra_car TEGRA124_CLK_DISP2>;
139 resets = <&tegra_car 26>;
160 clocks = <&tegra_car TEGRA124_CLK_HDMI>,
161 <&tegra_car TEGRA124_CLK_PLL_D2_OUT0>;
163 resets = <&tegra_car 51>;
172 clocks = <&tegra_car TEGRA124_CLK_VIC03>;
174 resets = <&tegra_car 178>;
184 clocks = <&tegra_car TEGRA124_CLK_SOR0>,
185 <&tegra_car TEGRA124_CLK_SOR0_OUT>,
186 <&tegra_car TEGRA124_CLK_PLL_D_OUT0>,
187 <&tegra_car TEGRA124_CLK_PLL_DP>,
188 <&tegra_car TEGRA124_CLK_CLK_M>;
190 resets = <&tegra_car 182>;
199 clocks = <&tegra_car TEGRA124_CLK_DPAUX>,
200 <&tegra_car TEGRA124_CLK_PLL_DP>;
202 resets = <&tegra_car 181>;
233 clocks = <&tegra_car TEGRA124_CLK_GPU>,
234 <&tegra_car TEGRA124_CLK_PLL_P_OUT5>;
236 resets = <&tegra_car 184>;
265 clocks = <&tegra_car TEGRA124_CLK_TIMER>;
268 tegra_car: clock@60006000 { label
285 clocks = <&tegra_car TEGRA124_CLK_ACTMON>,
286 <&tegra_car TEGRA124_CLK_EMC>;
288 resets = <&tegra_car 119>;
349 clocks = <&tegra_car TEGRA124_CLK_APBDMA>;
350 resets = <&tegra_car 34>;
381 clocks = <&tegra_car TEGRA124_CLK_UARTA>;
382 resets = <&tegra_car 6>;
393 clocks = <&tegra_car TEGRA124_CLK_UARTB>;
394 resets = <&tegra_car 7>;
405 clocks = <&tegra_car TEGRA124_CLK_UARTC>;
406 resets = <&tegra_car 55>;
417 clocks = <&tegra_car TEGRA124_CLK_UARTD>;
418 resets = <&tegra_car 65>;
428 clocks = <&tegra_car TEGRA124_CLK_PWM>;
429 resets = <&tegra_car 17>;
440 clocks = <&tegra_car TEGRA124_CLK_I2C1>;
442 resets = <&tegra_car 12>;
455 clocks = <&tegra_car TEGRA124_CLK_I2C2>;
457 resets = <&tegra_car 54>;
470 clocks = <&tegra_car TEGRA124_CLK_I2C3>;
472 resets = <&tegra_car 67>;
485 clocks = <&tegra_car TEGRA124_CLK_I2C4>;
487 resets = <&tegra_car 103>;
500 clocks = <&tegra_car TEGRA124_CLK_I2C5>;
502 resets = <&tegra_car 47>;
515 clocks = <&tegra_car TEGRA124_CLK_I2C6>;
517 resets = <&tegra_car 166>;
530 clocks = <&tegra_car TEGRA124_CLK_SBC1>;
532 resets = <&tegra_car 41>;
545 clocks = <&tegra_car TEGRA124_CLK_SBC2>;
547 resets = <&tegra_car 44>;
560 clocks = <&tegra_car TEGRA124_CLK_SBC3>;
562 resets = <&tegra_car 46>;
575 clocks = <&tegra_car TEGRA124_CLK_SBC4>;
577 resets = <&tegra_car 68>;
590 clocks = <&tegra_car TEGRA124_CLK_SBC5>;
592 resets = <&tegra_car 104>;
605 clocks = <&tegra_car TEGRA124_CLK_SBC6>;
607 resets = <&tegra_car 105>;
618 clocks = <&tegra_car TEGRA124_CLK_RTC>;
624 clocks = <&tegra_car TEGRA124_CLK_PCLK>, <&clk32k_in>;
632 clocks = <&tegra_car TEGRA124_CLK_FUSE>;
634 resets = <&tegra_car 39>;
642 clocks = <&tegra_car TEGRA124_CLK_CEC>;
651 clocks = <&tegra_car TEGRA124_CLK_MC>;
664 clocks = <&tegra_car TEGRA124_CLK_EMC>;
678 clocks = <&tegra_car TEGRA124_CLK_SATA>,
679 <&tegra_car TEGRA124_CLK_SATA_OOB>;
681 resets = <&tegra_car 124>,
682 <&tegra_car 129>,
683 <&tegra_car 123>;
692 clocks = <&tegra_car TEGRA124_CLK_HDA>,
693 <&tegra_car TEGRA124_CLK_HDA2HDMI>,
694 <&tegra_car TEGRA124_CLK_HDA2CODEC_2X>;
696 resets = <&tegra_car 125>, /* hda */
697 <&tegra_car 128>, /* hda2hdmi */
698 <&tegra_car 111>; /* hda2codec_2x */
713 clocks = <&tegra_car TEGRA124_CLK_XUSB_HOST>,
714 <&tegra_car TEGRA124_CLK_XUSB_HOST_SRC>,
715 <&tegra_car TEGRA124_CLK_XUSB_FALCON_SRC>,
716 <&tegra_car TEGRA124_CLK_XUSB_SS>,
717 <&tegra_car TEGRA124_CLK_XUSB_SS_DIV2>,
718 <&tegra_car TEGRA124_CLK_XUSB_SS_SRC>,
719 <&tegra_car TEGRA124_CLK_XUSB_HS_SRC>,
720 <&tegra_car TEGRA124_CLK_XUSB_FS_SRC>,
721 <&tegra_car TEGRA124_CLK_PLL_U_480M>,
722 <&tegra_car TEGRA124_CLK_CLK_M>,
723 <&tegra_car TEGRA124_CLK_PLL_E>;
729 resets = <&tegra_car 89>, <&tegra_car 156>,
730 <&tegra_car 143>;
741 resets = <&tegra_car 142>;
875 clocks = <&tegra_car TEGRA124_CLK_SDMMC1>;
877 resets = <&tegra_car 14>;
886 clocks = <&tegra_car TEGRA124_CLK_SDMMC2>;
888 resets = <&tegra_car 9>;
897 clocks = <&tegra_car TEGRA124_CLK_SDMMC3>;
899 resets = <&tegra_car 69>;
908 clocks = <&tegra_car TEGRA124_CLK_SDMMC4>;
910 resets = <&tegra_car 15>;
923 clocks = <&tegra_car TEGRA124_CLK_TSENSOR>,
924 <&tegra_car TEGRA124_CLK_SOC_THERM>;
926 resets = <&tegra_car 78>;
948 clocks = <&tegra_car TEGRA124_CLK_DFLL_SOC>,
949 <&tegra_car TEGRA124_CLK_DFLL_REF>,
950 <&tegra_car TEGRA124_CLK_I2C5>;
952 resets = <&tegra_car TEGRA124_RST_DFLL_DVCO>;
971 clocks = <&tegra_car TEGRA124_CLK_D_AUDIO>,
972 <&tegra_car TEGRA124_CLK_APBIF>;
974 resets = <&tegra_car 106>, /* d_audio */
975 <&tegra_car 107>, /* apbif */
976 <&tegra_car 30>, /* i2s0 */
977 <&tegra_car 11>, /* i2s1 */
978 <&tegra_car 18>, /* i2s2 */
979 <&tegra_car 101>, /* i2s3 */
980 <&tegra_car 102>, /* i2s4 */
981 <&tegra_car 108>, /* dam0 */
982 <&tegra_car 109>, /* dam1 */
983 <&tegra_car 110>, /* dam2 */
984 <&tegra_car 10>, /* spdif */
985 <&tegra_car 153>, /* amx */
986 <&tegra_car 185>, /* amx1 */
987 <&tegra_car 154>, /* adx */
988 <&tegra_car 180>, /* adx1 */
989 <&tegra_car 186>, /* afc0 */
990 <&tegra_car 187>, /* afc1 */
991 <&tegra_car 188>, /* afc2 */
992 <&tegra_car 189>, /* afc3 */
993 <&tegra_car 190>, /* afc4 */
994 <&tegra_car 191>; /* afc5 */
1021 clocks = <&tegra_car TEGRA124_CLK_I2S0>;
1022 resets = <&tegra_car 30>;
1031 clocks = <&tegra_car TEGRA124_CLK_I2S1>;
1032 resets = <&tegra_car 11>;
1041 clocks = <&tegra_car TEGRA124_CLK_I2S2>;
1042 resets = <&tegra_car 18>;
1051 clocks = <&tegra_car TEGRA124_CLK_I2S3>;
1052 resets = <&tegra_car 101>;
1061 clocks = <&tegra_car TEGRA124_CLK_I2S4>;
1062 resets = <&tegra_car 102>;
1073 clocks = <&tegra_car TEGRA124_CLK_USBD>;
1074 resets = <&tegra_car 22>;
1086 clocks = <&tegra_car TEGRA124_CLK_USBD>,
1087 <&tegra_car TEGRA124_CLK_PLL_U>,
1088 <&tegra_car TEGRA124_CLK_USBD>;
1090 resets = <&tegra_car 22>, <&tegra_car 22>;
1113 clocks = <&tegra_car TEGRA124_CLK_USB2>;
1114 resets = <&tegra_car 58>;
1126 clocks = <&tegra_car TEGRA124_CLK_USB2>,
1127 <&tegra_car TEGRA124_CLK_PLL_U>,
1128 <&tegra_car TEGRA124_CLK_USBD>;
1130 resets = <&tegra_car 58>, <&tegra_car 22>;
1152 clocks = <&tegra_car TEGRA124_CLK_USB3>;
1153 resets = <&tegra_car 59>;
1165 clocks = <&tegra_car TEGRA124_CLK_USB3>,
1166 <&tegra_car TEGRA124_CLK_PLL_U>,
1167 <&tegra_car TEGRA124_CLK_USBD>;
1169 resets = <&tegra_car 59>, <&tegra_car 22>;
1195 clocks = <&tegra_car TEGRA124_CLK_CCLK_G>,
1196 <&tegra_car TEGRA124_CLK_CCLK_LP>,
1197 <&tegra_car TEGRA124_CLK_PLL_X>,
1198 <&tegra_car TEGRA124_CLK_PLL_P>,